台积电暂用微凸块封装 HBM，要求开发 5μm 方案

ChainCatcher 消息，据材料行业消息人士 9 月 2 日透露，台积电预计短期内继续使用传统微凸块技术而非混合键合，用于连接高带宽存储器 HBM 与 AI 加速器的先进封装。考虑到相关材料开发周期，更细间距微凸块预计将沿用至 HBM4 后期及 HBM5 早期。台积电已要求材料和设备合作伙伴开发约 5 微米级凸块的键合和底部填充解决方案，韩国和日本供应商已开始开发，5μm 级凸块量产预计于 2028 年下半年开始。

目前第三代扩展 HBM 即 HBM3E 的凸块高度约 15–25μm，HBM4 接近约 10μm。日本材料供应商此前表示难以保证 15μm 以下品质。缩短并细化凸块是因为 HBM 立方体高度限制及更高互连密度需求。JEDEC 规定 HBM 堆叠最大高度为 775μm。在台积电先进 CoWoS 封装中，GPU 与存储器供应商已组装的 HBM 堆叠通过微凸块安装到硅中介层上，16 层 DRAM 晶粒堆叠由 SK hynix 和三星电子等在 HBM 封装内完成。

第一代和第二代 HBM 使用较大焊料凸块，微凸块在 HBM3 代左右成为主流。SK hynix 使用 MR-MUF 工艺，三星电子使用 TC-NCF。混合键合通过直接键合铜焊盘可实现更薄更密互连，台积电已在 SoIC 平台用于逻辑芯片堆叠，但 HBM 仍以微凸块连接中介层。